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¿Cuál es el verdadero significado de # 10 verilog testbench? - verilog

Soy nuevo en la programación de Verilog. Así que estaba tratando de explorar el significado del código MUX simple. En el banco de pruebas, se observa que hay múltiples "# 10" s. ¿Cuál es el propósito de esta línea?

También explique la necesidad de definir entradas como "reg" y salidas simplemente como "cables"

He agregado la instantánea para referencia.

Imagen de TB Gracias por adelantado.

Vermont

Respuestas

1 para la respuesta № 1

Agrega 10 units of time delay antes de ejecutar la declaración.

@always(clock.posedge) begin
#10
c = a + b
end

El ejemplo anterior agrega ayb después 10 units of delay de posedge of clock

0 para la respuesta № 2

# 10 determina el retraso de tiempo antes de la operación.

"reg" y "cable" son tipos de datos, para conocer la diferencia detallada entre los diferentes tipos de datos, consulte:

Verilog HDL: una guía para el diseño digital y la síntesis Por Samir Palnitkar

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