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Was ist die wahre Bedeutung von # 10 Verilog Testbench? - Verilog

Ich bin neu in der Verilog-Programmierung. Also habe ich versucht, die Bedeutung von einfachem MUX-Code zu untersuchen. Im Prüfstand wird festgestellt, dass es mehrere "# 10" gibt. Was ist der Zweck dieser Linie?

Bitte erläutern Sie auch die Notwendigkeit, Eingänge als "reg" zu definieren und einfach als "Drähte" auszugeben.

Ich habe den Schnappschuss als Referenz hinzugefügt.

TB-Bild Danke im Voraus.

Vt

Antworten:

1 für die Antwort № 1

Es fügt hinzu 10 units of time delay bevor Sie die Anweisung ausführen.

@always(clock.posedge) begin
#10
c = a + b
end

Das obige Beispiel fügt a und b nach 10 units of delay von posedge of clock

0 für die Antwort № 2

# 10 bestimmt die Zeitverzögerung vor der Operation.

"reg" und "wire" sind Datentypen, um den Detailunterschied zwischen verschiedenen Datentypen zu kennen:

Verilog HDL: Ein Leitfaden für digitales Design und Synthese Durch Samir Palnitkar

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