biorąc zegar wejściowy FPGA do mojego kodu Verilog - verilog, zegar, FPGA

Muszę wziąć wewnętrzny zegar, który jestjuż wygenerowane w FPGA i muszę nadać je zmiennej wyjściowej. Jak uzyskać ten wewnętrzny zegar z kodem Verilog? ktoś powiedział mi, że płyta FPGA generuje wewnętrznie 100MHz. Jak mogę uzyskać ten sygnał zegara do mojego kodu Verilog?

Odpowiedzi:

Twoje pytanie jest całkowicie jasne, ale brzmijakbyś miał wewnętrznie wygenerowany zegar na FPGA, który nie jest 100 MHz i chciałbyś wygenerować zegar 100 MHz ze wspomnianego wewnętrznie generowanego zegara? Trudno mi uwierzyć, że naprawdę masz wewnętrznie generowany zegar w swoim FPGA (założę się, że masz zewnętrzny oscylator, który jest podłączony do twojego FPGA). nie słyszałem o nowoczesnej bez) mieć jakiś obwód mnożnika zegara, który pozwala na wejście zegara i manipulowanie nim (np. zmiana częstotliwości, fazy, polaryzacji itp.). i można go łatwo skonfigurować za pomocą Coregen.Jeśli podasz więcej szczegółów / jasności, jestem pewien, że ludzie mogą pomóc Ci uzyskać to, czego szukasz.

Możesz użyć modułu PLL (który generujesz)za pomocą narzędzia syntezy FPGA). Tutaj ta PLL może przyjąć 1 wejście CLOCK i może wyprodukować do 5 OUTPUT zegara. Teraz możesz przypisać dowolny wyjściowy sygnał zegara do głównego projektu (i, e. DUT)