/ / Gdzie zmusić Xilinx ISE do używania blokerów? - vhdl, FPGA, Xilinx

Gdzie zmusić Xilinx ISE do używania blokerów? - vhdl, FPGA, Xilinx

Zsyntetyzowałem małe urządzenie, aby przetestować wnioskowanie block-tryna.

Dostałem wiadomość od XST:

Będzie to mała pamięć RAM realizowane na LUT w celu maksymalizuj wydajność i oszczędzaj blok Zasoby RAM. Jeśli chcesz wymusić jego realizacja na bloku, wykorzystanie opcja / constraint ram_style.

Jednak nie wiem, gdzie znaleźć tę opcję / ograniczenie w ISE (11.1 w moim przypadku) lub w plikach ograniczeń ...

Nie chcę używać atrybutów VHDL bezpośrednio w moim kodzie.

Odpowiedzi:

5 dla odpowiedzi № 1

W twoim katalogu projektu znajdziesz plik o nazwie "twój-projekt.xst". Możesz dodać następujące elementy na końcu listy (lub gdziekolwiek po "uruchomieniu"):

-ram_style block # ( | auto | distributed )
-rom_style block # ( | auto | distributed )

Powinny one upewnić się, że otrzymasz mapowanie BRAM zamiast rozproszonej pamięci RAM (co oznacza pamięć opartą na LUT).

Ta opcja również może się przydać:

-auto_bram_packing yes # ( | no )

Pamiętaj, że każdy z nich musi znajdować się w osobnym wierszu, a będziesz musiał usunąć "#" i cokolwiek przyjdzie po tym.

Jeśli używasz GUI ISE, przejdź do 

Synthesis -> Process Properties -> HDL options

i wybierz powyższe opcje.

(BTW, próbujemy uruchomić witrynę poświęconą FPGA ... rozważ wsparcie ... http://area51.stackexchange.com/proposals/20632/programmable-logic-and-fpga-design?referrer=YmxhQ2OJUo-FAaI1gMp5oQ2)

2 dla odpowiedzi nr 2

run -ram_style BLOCK może zrobić lewę w linii poleceń.

Powiązane pytania

Czy istnieje sposób, aby dowiedzieć się, która wersja Xilinx została użyta do utworzenia pliku bitowego z pliku bitowego? - xilinx
Czas budowy Xilinx ISE i już skompilowane moduły - xilinx
Xilinx ISE Project Navigator (nt64) i MVS2010 - visual-studio-2010, xilinx-ise
Czy w VHDL jest różnica między deklarowaniem jednego dużego wektora a użyciem wycinków wersetów deklarujących wiele małych wektorów? - vhdl, FPGA
vhdl: Błąd kodu Xilinx - vhdl, xilinx
Sugerowanie implementacji algorytmu FPGA [zamknięte] - vhdl, verilog, xilinx, hdl, xilinx-ise
jak zrobić zestaw do projektowania Xilinx 14.6 EDK działa z płytą ML501 dla 12.3 - vhdl, FPGA, Xilinx
na temat Synplify VHDL (kod importowany z Xilinx ISE) - vhdl, xilinx
Jak napisać miernik-bus w VHDL? [zamknięty] - vhdl
Standardowa biblioteka lib VHDL IEEE kontra komponent - vhdl, hdl
Xilinx True Dual Ported RAM o różnych proporcjach na dwóch portach - vhdl, verilog, ram, FPGA, Xilinx
Jak zmapować port w VHDL? - vhdl
Signal nie może zainicjować wartości całkowitej w VHDL - vhdl, FPGA
Jak zmienić ograniczenie wiązania dla portu z wolnego na szybki? - vhdl, xilinx, xilinx-ise
Dlaczego DCM nie działa w Modelsim 10.3? - verilog, fpga, xilinx, modelsim
numato mimas v2 z interfejsem ddr ram - fpga
Jak języki związane z FPGA? - FPGA
Jak wykorzystać pamięć Xilinx-FPGA Virtex5 / 7 jako pamięć zmapowaną w przestrzeni adresowej procesora x86? - FPGA, XILINX, DMA, mapowanie pamięci, virtex
BRAM_INIT w VHDL - embedded, vhdl, fpga, xilinx
Scalaj program C i strumień bitów VHDL za pomocą "make" (tzn. Używając Makefile) - c, makefile, vhdl, fpga, bitstream